Нове пакування чипів від TSMC може знизити їхню вартість — Мін-Чі Куо

TSMC розробляє нову технологію пакування мікросхем під назвою CoPoS (Chip-on-Panel-on-Structure), яка може знизити собівартість виробництва чипів та покращити їхню продуктивність. Про це повідомляє інсайдер та аналітик Мін-Чі Куо.

За наявною інформацією, CoPoS використовує скляний матеріал як тимчасовий носій під час виробництва, а також інтегрує його у фінальну підкладку. Конструкція складається з трьох шарів, що має спростити виробництво великих і складних мікросхем.

Очікується, що масове виробництво чипів із використанням CoPoS може розпочатися наприкінці 2028 року. Технологія насамперед орієнтована на рішення для штучного інтелекту та високопродуктивних обчислень (HPC), де сучасні методи пакування вже стали одним із головних факторів, що впливають на вартість і продуктивність кінцевих продуктів.

Згідно з джерелами, одним із перших продуктів на базі нової технології може стати покоління ШІ-прискорювачів NVIDIA Feynman, яке прийде на зміну архітектурі Rubin.

Пакування чипів стає дедалі важливішим елементом розвитку напівпровідникової галузі. Замість збільшення площі монолітних кристалів виробники все частіше поєднують кілька окремих чиплетів в одному корпусі, що дозволяє підвищувати продуктивність без різкого зростання вартості виробництва.

Нагадаємо, раніше TSMC представила технологію CoWoS (Chip-on-Wafer-on-Substrate), яка використовується в сучасних ШІ-прискорювачах NVIDIA серії Blackwell. Саме високий попит на CoWoS останніми роками став одним із вузьких місць у виробництві чипів для штучного інтелекту.